MPC9993FA 在通信板卡时钟树里的扇出分配设计要点

调试一块 6U 的通信背板时，遇到过时钟链路整体眼图塌陷的问题。现象是 FPGA 侧恢复出来的数据误码率在高温下直线上升，排查到根因是时钟驱动芯片的扇出能力不够，带着 5 路 LVPECL 负载时上升沿被拉缓，抖动从 2ps 恶化到了 9ps。后来换成 Freescale 的 MPC9993FA 才算压住了这条时钟树。这颗料做的是时钟驱动和扇出分配，输入端接 LVPECL，输出也是 LVPECL，典型的 2:5 配置——两路输入选一路，扇出五路差分时钟。对通信板卡上那种多片 ASIC 需要同源时钟的场景，这个拓扑用得挺顺手。

通信设备时钟树对扇出芯片的硬性要求

基站主控板和核心交换机的时钟树，通常要求从主振荡器出来的信号能同时驱动 4~8 个负载，而且每一路之间的 skew 要控制在 ±50ps 以内。这个量级对 PCB 走线等长是基础，但芯片本身的传播延迟一致性同样关键。板上还有来自电源模块的开关噪声和数字核心的同步翻转噪声，LVPECL 这种差分电平本身抗共模干扰能力不错，可一旦驱动芯片输出阻抗不匹配，反射就会把抖动指标拉垮。工程师手里那块板子的温升范围一般按 -40℃ 到 85℃ 考核，风扇直吹的局站设备可能宽松些，户外 RRU 就严酷得多。另外这类设备生命周期普遍要求 10 年以上，时钟芯片的长期漂移特性直接决定了系统能不能撑过整个服役期。

这颗料在时钟分配中的真实定位

MPC9993FA 的 PLL 支持旁路模式，这是它跟纯扇出缓冲器的本质区别。旁路状态下输入信号直接走分配路径，不带滤波也不带倍频，相位噪声完全由上游源决定。如果你的系统里已经有低抖动的主时钟源，比如 OCXO 或者高精度 TCXO，那这颗料就纯粹当扇出用，不引入额外噪声。反过来如果主芯片需要同步多个板卡，可以用它的 PLL 做零延迟缓冲，把输出相位对齐到输入基准上。这种灵活性在通信板卡的时钟规划阶段很实用，不用为了两种工作模式备两颗料。

供电范围 3.135V~3.465V，摆明了是 3.3V 逻辑系统里用的。现在很多 FPGA 的 Bank 电压是 2.5V 甚至 1.8V，但 LVPECL 电平的接口标准决定了它必须用 3.3V 供电才能输出标准的 800mV 摆幅。设计的时候注意别把这颗料跟 1.8V 的时钟缓冲器混用，电平不兼容会直接把接收端的差分放大器搞饱和。

输入输出都是差分 LVPECL，这意味着终端匹配是跑不掉的。每路输出需要两个电阻做戴维南等效到地，典型值用 127Ω 到 VCC 和 82Ω 到地，保证差分阻抗 100Ω 的传输线被正确端接。如果输出走线超过 200mil，终端电阻必须放在接收端附近，这点比 LVDS 要挑剔。

典型电路拓扑与信号流拆解

实际项目里我用过这个配置：主控板上一个 156.25MHz 的差分晶振输出接到 MPC9993FA 的输入 A，输入 B 悬空（内部有偏置电阻处理），PLL 旁路模式直接扇出到 5 个负载。第一路给 FPGA 的 GTX 参考时钟，第二路给 PHY 芯片，第三路反馈回晶振的锁定检测电路，其余两路经连接器到子卡。这种安排下，芯片到各负载的走线必须做等长，我习惯用蛇形绕线把偏差控制在 ±25mil 以内，对应的 skew 约 ±3ps，远低于器件本身的指标。

电源去耦方面，3.3V 供电引脚放了 0.1μF 和 4.7μF 两级电容，位置紧贴引脚。LVPECL 输出级是射极跟随器结构，对电源纹波抑制比并不高，电源噪声会直接串到输出抖动上。实测下来，如果供电纹波从 30mV 降到 5mV，输出抖动能改善大约 2ps——这个改善在 10Gbps 以上的 SerDes 眼图余量里是能看得出来的。

关键参数表与工程解读

关键参数解读——200MHz 的上限频率放在今天看不算激进，但你要明白这颗料的定位本来就不是给 400G 光模块用的。通信板卡上最普遍的场景是 100M 到 200M 区间的参考时钟分配，这个区间内它的抖动性能完全够用。真正值得注意的是 2:5 的输入输出比，这比常见的 1:4 扇出多了一路余量，设计上可以少一级级联，简化时钟树的深度。输入支持两个源选择，硬件上可以通过引脚电平切换主备时钟，这在需要时钟冗余的板卡上是实用功能。工作温度按工业级考核，但注意长期在 85℃ 附近工作时，LVPECL 输出级的静态功耗会产生额外温升，这点后面说。

设计散热与 EMC 时的实际经验

LVPECL 输出的静态电流不小。每路输出在 3.3V 供电下大约消耗 20mA 左右，五路全开加上内部电路，整体功耗奔着 200mW 去了。LQFP-32 封装底部的热阻大约在 60℃/W 到 70℃/W 之间，环境温度 85℃ 时结温可能到 100℃ 左右。虽然远低于 150℃ 的绝对极限，但长期高温工作会加速电迁移，影响时钟输出的长期稳定性。我做设计时习惯在芯片下方的 PCB 区域铺满接地铜皮，并打上十几个过孔到内层地平面，这样实测结温能降 10℃ 到 15℃。

EMC 方面，LVPECL 的摆幅只有 800mV 左右，比 LVTTL 的 3.3V 摆幅辐射能量小很多，但差分信号的不对称还是会产生共模辐射。在输入引脚和输出引脚附近串接共模扼流圈不是标配方案，因为会引入额外的寄生电感影响信号边沿。稳妥的做法是保证差分对走线紧耦合——间距控制在 6mil 以内，等长误差控制在 50mil 以内，并且尽量靠近参考地平面。这样辐射骚扰基本能压在 CISPR 22 Class B 的限值以下。如果过不了，优先查终端电阻的精度，5% 的电阻偏差会导致差分阻抗失配，反射回来的能量才是辐射源。

这个场景下的故障排查与调试经验

调试时遇到过输出时钟频率对但幅度偏小的问题，万用表直流档测输出引脚电压只有 1.2V，正常应该在 VCC-1.3V 也就是 2.0V 左右。查下来是终端电阻虚焊，导致输出级射极跟随器的直流工作点偏高，LVPECL 信号幅度被压缩。焊接温度曲线过炉时如果峰值温度不足 240℃，LQFP 封装的引脚容易有冷焊点，这种问题在批量产线上偶尔出现，X-Ray 能看到焊接空洞，但更快的办法是拿放大镜仔细看引脚润湿角。

另一个常见坑是 PLL 旁路模式下输入悬空。有些手册会写 unused input 可以悬空，但 LVPECL 输入端的偏置网络是有电流路径的，悬空时输入引脚电位漂移，可能引起输出偶发毛刺。我的做法是 unused input 直接接地，而不是像 CMOS 输入那样接地。因为 LVPECL 输入端的等效电路是两个二极管钳位，接地让内部偏置电流形成确定的通路。

MPC9993FA 的适用边界

这款芯片不适合的场景，首先是频率需求超过 200MHz 的同步以太网或 25G 局域网端口——那些场景需要 625MHz 或更高的时钟分配，得找更高频率的专用缓冲器。其次是输出负载超过五路且不能增加第二级扇出，那不如直接选 1:10 的扇出芯片省事。再有就是要求输出电平为 LVDS 的系统，虽然可以通过电阻网络做电平转换，但增加 BOM 成本且信号完整性会打折扣，不如直接选原生 LVDS 输出的器件。

反过来它非常适合的场景是：通信设备主板的参考时钟树，需要 3~5 路差分 LVPECL 扇出，且对相位噪声和 skew 有明确要求。工业级温度范围使其能在宽温条件下保持确定性，这是消费级时钟缓冲器给不了的。如果你在做一个对时钟质量敏感的测量板卡或者信号处理板，这颗料值得放进选型清单里做实际测试——尤其要测一下它在你具体负载配置下，输出沿的单调性和抖动累加特性。